随着信息技术发展,MOSFET尺寸进一步减小,使得对集成电路的密集度进一步提升。器件尺寸减小能有效地提高集成度、大信息量存储等要求,但是伴随而出的各种不良性能却越来越多。通过各种新型结构设计和新的工艺技术能有效降低上述不良性能,目前解决的办法主要有三种途径：一是在多研究一些新的理论模型；二是优化设计,寻找有效设计办法来提升MOSFET性能；三是在工艺上寻找新半导体材料、新型器件结构等。本文从上述第三点出发,构造了一个新的器件模型,对其相关特性进行了模型建立与仿真,并对四种DI层结构随两种介电材料介电常数(ε)差值变化的相关特性进行了分析与讨论。本文在双栅DG (Double Gate)勺框架上,将栅绝缘层(Gate Insulator, GI)材料用两个ε值不同材料替换构成一个双重栅极绝缘层结构(Dual Insulator, DI),构造了一个新的DIDG MOSFET,并以DI层两种介质材料ε差值的不同,建立了四种DIDG器件。研究发现,DIDG器件在沟道区域内有两个电场最大值而普通DG器件在沟道区域内只有一个电场最大值；这个增加的电场会使得DI器件电场平均值大于普通DG器件电场平均值；DI结构沟道内电子平均速度大于普通DG结构电子平均速度,然而DI器件漏端电场却比DG器件漏端电场要小,因此在热载流子效应(HCE)抑制方面DI器件更有优势。同时仿真ID-VDS特性和ID-VGS特性发现,DI器件比普通DG器件,具有更高的漏电流及较好负载力、电流在饱和区的饱和度更好,在HCE抑制方面更有优势。伴随着DI层两种材料ε差值的增大,器件沟道电场越高且分布更均一、ID-vDS特性和ID-VGS特性更加优越、漏电流越高及负载力越好、对SCE抑制作用更强、器件的阈值电压(Vth)越大、亚阈值斜率(S)越小、器件开关性能越好、电子平均速度更高、电流密度更大。依据DI层两种材料ε差值的仿真分析,对DI层材料长度进行不同配比率优化设计,设计发现,随着配比率降低(3：2→1：1→2：3),沟道电场越大且更均-漏电流更高且负载力越强、漏电流饱和度越好且对SCE抑制更好好、电子平均速度更大、电流密度更大。同时通过不同的配比率仿真发现,随着配比率降低(3：2→1：1→2：3),器件的Vth值越大,因此可以通过不同配比率进行Vth值调控。本文对四种DI结构硅体中最低电势点电势进行修正,建立了最小电势点电势模型,同时在电势模型前提下,构造了阈值电压(VT)模型和亚阈值电流(ID)模型。通过MEDICI对模型进行了仿真验证,结果趋势一致,吻合度良好。