【摘 要】
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全数字锁相环（All-digital Phase Locked Loop,ADPLL）是一种闭环反馈系统,因为其在集成度、可移植性以及低成本等几方面的优势,被广泛应用于5G通信、物联网、无线收发器、数据转换器以及其他混合信号系统。基于时钟发生器的低功耗,低抖动,高频率分辨率的设计需求,本文针对ADPLL的数控振荡器（Digital-Controlled Oscillator,DCO）和分频器（Di
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全数字锁相环（All-digital Phase Locked Loop,ADPLL）是一种闭环反馈系统,因为其在集成度、可移植性以及低成本等几方面的优势,被广泛应用于5G通信、物联网、无线收发器、数据转换器以及其他混合信号系统。基于时钟发生器的低功耗,低抖动,高频率分辨率的设计需求,本文针对ADPLL的数控振荡器（Digital-Controlled Oscillator,DCO）和分频器（Divider,DIV）等模块进行了深入研究,主要工作内容包括以下几点:（1）设计了一种用于提高DCO频率分辨率的数字-模拟转换器（Digital-Analog Converter,DAC）。DAC采用分段式电流舵型结构:温度计编码用于DAC的精调,实现较好的分辨率;二进制编码用于DAC粗调,兼顾DAC较大的动态范围。仿真结果表明,DAC的精调有效增益为0.68u A/bit,粗调有效增益为5.12u A/bit,可以有效提高DCO的频率分辨率,改善DCO的相位噪声。（2）设计了一种改进的环形振荡器（Ring-oscillator,RO）,其通过数字编码调整节点处的电流以实现频率调谐。环形振荡器采用差分延迟单元结构,在保留高调谐范围优势的同时,改善了该结构在噪声、抖动方面的不足。仿真结果表明,振荡器起振时间为5ns,调谐范围为500MHz～1.5GHz。在100KHz偏移处,输出的相位噪声为-80.3d Bc/Hz～-89.5d Bc/Hz;在1MHz偏移处,其相位噪声为-107.5d Bc/Hz～-113.3d Bc/Hz。（3）基于低功耗的设计目标,对ADPLL的其他模块进行改进。可编程分频器基于创新的模式切换方法,通过预充使能与逻辑复用的方式,降低功耗。数字环路滤波器（Digital Loop Filter,DLF）模块,通过对RTL代码的优化,使综合生成的管子数量大大减少,节约了面积并减小了功耗。本文基于TSMC 40nm CMOS工艺设计了一款高频率分辨率的ADPLL电路。芯片测试结果表明:在1.1V的电源电压下,当ADPLL输出频率为1.40GHz时,在1MHz和10MHz频偏处,电路实现的相位噪声分别为-91.35d Bc/Hz和-120.70d Bc/Hz,RMS抖动为9.2ps。
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