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随着美国Google等研究机构的手势雷达等创新性应用及基于60GHz频段的短距离雷达应用的逐渐兴起,在CMOS工艺集成度及速度不断提升的背景下,为降低系统功能成本,60GHz通信及雷达一体化系统的实现将成为可能。作为这样一个系统的重要组成部分：分数型锁相环,其杂散及相位噪声等性能至关重要。而作为分数型锁相环的关键电路模块,分数分频器直接决定时钟杂散等性能,具有重要研究价值。为此,本文选择应用于该系统的分数分频器开展研究。分数分频器包含前置二分频电路、相位选择器、辅助逻辑电路、整数多模分频器与Delta-Sigma调制器(下简称DSM)等模块。为提升电路性能,本论文采取了系统与电路协同设计的思路。在系统层面：1)基于锁相环锁定状态下的线性相位模型,分析了分数分频器对锁相环性能的影响；2)基于Matlab工具对DSM调制器进行建模,实现完整的分数分频器的建模仿真。在电路层面：综合运用落后相位切换逻辑和陷波结构DSM等多种新型技术,有效提升了系统性能。电路设计中,采用静态C2MOS逻辑结构实现前置二分频器,降低功耗并实现很宽的工作频率范围；2)在相位选择器方面,采取传输门实现,提出新型落后相位切换结构,减小了器件延时对电路功能正确性带来的影响；3)辅助逻辑电路为相位选择器提供预控制字,使得数字控制电路在预控制字周期内仍可以进行运算,进一步降低对数字控制电路的速率要求；4)为降低功耗,基于静态CMOS逻辑,整数多模分频器采用6级2/3分频器级联实现,在逻辑辅助电路作用下,完成16-127分频功能；5)为有效降低输出信号相位噪声,分频器输出信号被重定时器采样；6)为降低量化噪声对锁相环环路带宽的制约,本论文DSM调制器在MASH1-1-1结构基础上引入陷波滤波器结构。基于65nm CMOS工艺,本论文采用全定制电路及Synopsis数字逻辑综合流程,分别完成了二分频器和整数多模分频器等高速电路及DSM调制器和部分辅助电路,进而实现完整的分数分频器。分数分频器主体部分面积约为240um×420um。后仿真结果表明分数分频器工作正常,在最差ss工艺角下电路最高工作速度可达8.5GHz,分频范围为30-256,分频步进精度为0.5,在1.2V电源电压下直流电流<8mA,满足设计要求。其中整数多模分频器进行了单独流片验证,测试结果显示其在1-7GHz频率范围内均正常工作,在3GHz工作频率下功耗<3mW,满足系统要求。