光纤通讯系统通常采用锁相环来产生时钟信号。由于通信系统中的定时信号对噪声和干扰有很强的敏感性,因此锁相环电路的指标就决定了系统的性能。高性能的锁相环设计一直是IC设计领域的难点和热点。 随着光纤通信的发展,作为数字光纤传输系统标准的同步数字体系(Synchronous Digital Hierarchy,简称SDH),得到越来越广泛的应用。SDH中最重要和最基本的传输速率为STM-1,它的比特率是155.52Mb/s。更高速率的STM-N信号是把N个STM-1信号通过按字节复接而形成的。此外,CMOS工艺具有工作电压范围宽、静态功耗低、抗干扰能力强等优点,是当今集成电路制造业的主流工艺,由此工艺实现的锁相环应用范围也越来越广。 本课题采用CMOS工艺实现一种可用于SDH系统的电荷泵锁相环(CPPLL),此锁相环的输入信号中心频率为155.52MHz,输出信号中心频率为622.08MHz,可以应用于STM-1和STM-4两个速率级别的同步数字体系。在此电荷泵锁相环电路设计中,本文提出了一种对环形压控振荡器(RVCO)进行压控的方法,即设计了由饱和区MOS电容来调谐的环形压控振荡器。另外,电荷泵模块采用了能消除过冲注入电流的电荷泵电路,提高了整个CPPLL系统的稳定性;鉴相器模块采用了动态无死区的鉴频鉴相器(PFD),消除了鉴相死区。最后采用SmartSpice仿真软件和0.6μm混合信号CMOS工艺参数对该锁相环电路进行了仿真。仿真结果表明,此锁相环的锁定时间在5.2μs左右,跟踪锁定范围约为100MHz,输出中心频率622MHz的最大周对周抖动小于71ps,功耗为19.8mW。整个系统可正常工作在—60℃——50℃温度范围内。