Reed-Solomon码自1960年被构造以来,就因为其优异的纠正突发错误和随机错误的能力而被广泛应用,多种数字通信和存储系统中都大规模的应用RS码作为差错控制的方式之一。按照处理接收信号电平的方式,可将RS码的译码算法分类为硬判决译码与软判决译码两种。硬判决译码不对电平信息进行量化而直接进行判决,译码算法简单,但性能较差;相比较于硬判决,软判决译码算法充分应用了信道中的电平软信息,能够获得更好地译码性能,因此被更加广泛的应用,成为此领域的研究热点。近年来,5G等数字通信技术迅猛发展,对高性能的差错控制编码提出了更高的要求,主要包括:通信信道的复杂多变对更加准确的信道数字化建模的要求、射频干扰与多径衰落造成的长连续错误对突发错误译码算法的要求、设备的小型与微型化对译码器更小的硬件消耗的要求等。然而,现有的研究成果在以上诸多方面仍存在一些不足。本文对突发错误软判决译码算法与译码器设计进行研究,首先对长连续比特的突发错误信道进行数字化建模,使其更加充分准确的反应突发错误的内部转移特性,并将突发错误信道与随机错误信道相结合,采用信道占比参数对突发信道与随机信道进行识别与转换;其次在此信道模型下,对现有的译码算法进行融合与改进,提出新型的基于突发错误检测的重数分配算法,弥补了原始的重数分配算法只能应用于随机错误信道的不足,使得重数分配模块在给出待译码码字可靠度信息的同时也可提供突发错误比特串的位置,并将其应用于融合纠错RS码软判决译码算法中;最后对该混合信道下的RS码译码器进行硬件架构设计与性能综合。本文采用MATLAB仿真软件对译码环境与算法进行了大量的仿真分析实验,根据实验结果确定译码算法中的相关参数,不断优化译码性能,采用Verilog HDL语言与Modelsim软件对译码器进行硬件设计与仿真分析验证,并在SMIC 0.13微米工艺下,利用Design Compiler工具进行面积分析和功耗分析。从仿真数据可以看出该译码器在混合信道中的译码性能优于传统针对单一信道的译码器,为RS码在现实环境中的应用提供了更坚实的理论基础。