多媒体技术的快速发展,对数据存储、传输和处理提出了挑战。本文针对多媒体技术中的静态图像压缩进行了研究。JPEG静态图像压缩算法(ISO/IEC 10918)因其对连续色调、多级灰度的静止图像具有优良的压缩特性得到了广泛使用,已成为目前多媒体通信中的图像压缩标准之一。本文在简要介绍JPEG基本模式标准及FPGA设计流程的基础上,针对JPEG基本模式硬件编码器传统结构的缺点,提出了一种新的改进结构,从总体规划的角度介绍了整个系统改进结构的设计思想、设计结构和Verilog设计实现,接着对各个模块的设计进行了详细的描述,并给出了功能仿真波形图及测试结果。本文在系统方案设计过程中,对模块如何合理划分及各个模块之间如何协同上做了仔细的推敲,按照自上而下的设计方法将各个模块逐一细化;在JPEG编码器设计中,改进了传统的DCT变换算法,采用流水线优化算法解决时间并行性问题,提高了DCT模块的运算速度;在代码架构时,尽量贴近硬件的实现方式,充分考虑FPGA芯片内部资源的合理开销及Verilog语言的可并发执行的设计理念,力求做到面积小而速度快,以满足产品成本、性能和实用性的要求。整个设计及其各个模块都在Altera公司的EDA工具QuartusⅡ平台上进行了逻辑综合及仿真验证。综合和仿真结果表明,基于FPGA的JPEG图像编码芯片消耗很少的FPGA硬件资源,达到了较高的工作频率,在速度和资源利用率方面均达到了较优的状态,可满足实时JPEG图像编解码的要求。本课题的JPEG编码器设计,为复杂片上系统(SoC)的设计技术做了有益的探索性尝试,对今后大规模片上系统的设计有着积极的借鉴意义。