在无线通信系统中,信号在传输过程中由于多径效应和信道带宽的有限性以及信道特性的不完善性导致不可避免地产生码间串扰(Intersymbol Interference)。为了克服码间串扰所带来的信号畸变,则必须在接收端增加均衡器,以补偿信道特性,正确恢复发送序列。盲均衡器由于不需要训练序列,仅利用接收信号的统计特性就能对信道特性进行均衡,消除码间串扰,成为近年来通信领域研究的热点课题。本课题采用已经取得了很多研究成果的Bussgang 类盲均衡算法,主要因为它的计算复杂度小,便于实时实现,具有较好的性能。本文探讨了以FPGA(Field Programmable Gates Array)为平台,使用Verilog HDL(Hardware Description Language)语言设计并实现基于Bussgang 类型算法的盲均衡器的硬件系统。本文简要介绍了Bussgang 类型盲均衡算法中的判决引导LMS(DDLMS)和常模(CMA)两种算法和FPGA 设计流程。并详细阐述了基于FPGA 的信道盲均衡器的设计思想、设计结构和Verilog 设计实现,以及分别给出了各个模块的结构框图以及验证结果。本课题所设计和实现的信道盲均衡器,为电子设计自动化(EDA)技术做了有益的探索性尝试,对今后无线通信系统中的单芯片可编程系统(SOPC)的设计运用有着积极的借鉴意义。