LDPC码译码算法研究和FPGA实现

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低密度奇偶校验码(Low Density Parity Cheek codes,LDPC码)具有优良的纠错能力,并且译码算法的复杂度较低,目前LDPC码已经被广泛地应用于通信领域。空间数据系统咨询委员会(Consultative Committee for Space DataSystems,CCSDS)继2007年9月以实验规范的形式提出了应用于近地通信的LDPC码的建议之后,在2011年8月进一步发布了采用LDPC码信道编码方案的CCSDS131.0-B-2推荐性标准。   CCSDS标准中提出的(8176,7154)LDPC码码长较长,需要消耗大量的硬件资源,译码实现复杂度较高。为了解决这些问题,实现符合CCSDS标准的具有较高译码吞吐量,较低译码复杂度的LDPC码译码器,本文主要做了以下几点工作。   1.研究了适用于CCSDS标准中(8176,7154)LDPC码的归一化因子,得到了一个性能较优、硬件实现简单的归一化因子。由于归一化因子的取值对于归一化最小和译码算法的译码性能有着很大的影响,本文在深入研究LDPC码译码算法的基础上,针对所选码型,仿真研究了不同归一化因子条件下归一化最小和译码算法的译码性能。综合仿真结果和硬件实现,得出了一个适用于所选码字的较优归一化因子。   2.研究了LDPC码译码器设计方案中的四个关键点:译码算法、最大迭代次数、量化方案和硬件结构,提出了LDPC码译码器的设计方案。本文针对所选码型,通过仿真比较了不同译码算法、不同最大迭代次数、不同量化方案的译码性能,分析比较了不同硬件实现结构下译码器的预期吞吐量,最后综合考虑仿真结果和实现复杂度,提出了本文中LDPC码译码器的设计方案。   3.设计并实现了译码器的各个功能模块,包括信号接收模块、存储控制模块及其他存储模块、校验节点处理模块、变量节点处理模块、迭代控制模块和译码输出模块。最终在QuartusⅡ10.0SP1和ModelSim-Altera6.5e仿真环境下对本文设计的译码器进行仿真测试,测试结果表明:该译码器的资源占用率较低,译码性能良好,吞吐量达到357Mbps,相较于标准中的译码器,在译码速率和工作时钟方面有一定的性能提升。
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