本文基于新加坡特许半导体0.35μmEE工艺库,使用3.3V电源电压,设计了一个产生1GHz射频本振信号的CMOS锁相环频率综合器。整体锁相环电路采用宽环路带宽(7MHz)来抑制压控振荡器的相位噪声,同时采用全差分结构来抑制电源电压噪声,衬底串扰噪声以及从电路内部和外部耦合的共模噪声。整个频率综合器经过了从系统级到电路级的完整前端设计。在系统级设计上,使用Matlab的Simulink工具优化了环路带宽的取值并进行了时域的行为级仿真;在电路级设计上,设计了所有关键模块,并使用Cadence SpectreRF对整体电路进行了仿真。仿真表明,在ss,typical,ff工艺角下,该频率综合器输出的本振信号频率均能正常锁定到1GHz,并且建立时间小于500ns,位于500kHz频偏处的相位噪声分别为-103dBc/Hz,-105dBc/Hz,-102dBc/Hz,在100MHz频偏处的毛刺功率分别为-43.9dBc,-42.6 dBc,-47.2dBc。给除压控振荡器之外其它模块的电源电压加上峰峰值为100mV,频率为25MHz的正弦信号后,输出信号的中心频率仍然位于1GHz,并且基本不影响100MHz频偏处的毛刺功率,位于25MHz频偏处的毛刺功率分别为-48dBc,-48.7dBc,-51dBc。仿真结果表明,该锁相环频率综合器达到了设计指标,可以应用于两次变频的“宽带中频”集成接收机。