随着信息时代智能化发展对高性能集成电路要求不断变高,传统的二维芯片很难满足发展需求。而三维芯片有着全局互连线长度短,面积开销小,带宽大,功耗低等诸多优点。它使用大量TSV将多个相同或不同工艺的晶片垂直集成,可以支持异构集成,垂直堆叠方式极大提高了晶体管的集成度和各层之间的通信带宽,被认为是能够超越摩尔定律的一项重要技术。但是大规模使用还需要解决很多问题,三维芯片测试问题就是这些问题中最重要的问题之一。由于测试过程复杂,测试成本高,本文针对基于硅通孔绑定的三维芯片测试成本问题,建立测试成本模型,并在此基础上提出了对于绑定中和绑定后测试成本优化方案,本文主要工作和创新点如下:从良率给测试成本带来的影响角度出发,指出测试成本问题是三维芯片发展的重要阻碍。详细介绍三维芯片工艺技术和测试架构,分析三维芯片中测试成本的主要开销,对于绑定中和绑定后测试成本通过良率模型和测试过程的不同分别建立模型。对于三维芯片绑定中测试,由于堆叠过程由晶圆减薄、对齐和绑定等因素会产生绑定失效会对测试成本造成影响。建立包含测试TSV、测试时间以及失效增加成本的绑定中测试成本模型;对于三维芯片绑定后测试成本模型,则需要考虑测试时间和测试TSV的开销。从绑定后三维芯片测试成本优化角度出发,针对现有方案大都只考虑了某一方面等缺点。本文对三维芯片绑定后测试成本问题,在包含测试TSV和测试时间的绑定后测试成本模型上,提出在测试引脚数,测试TSV数与测试功耗综合约束下的测试成本优化算法。并将测试调度问题抽象为装箱问题,在装填时,综合考虑约束,对尽可能多晶片进行并行测试,减少测试时间,优化测试成本。实验结果验证,提出的绑定后测试成本优化方案,与同类方案相比能够节约大量的测试成本,并在很少测试资源下就有较低的测试成本。从绑定中三维芯片测试成本优化角度出发,针对现有绑定中测试方案只进行测试时间优化,很少综合考虑测试成本。本文针对这个问题,建立包含测试TSV、测试时间以及失效增加成本的绑定中测试成本模型,在基于装箱思想的测试成本优化算法基础上,利用贪心算法优化堆叠顺序能有效减少测试成本。实验发现提出的绑定中测试成本优化方案,与同类方案相比,能够有效节省大量的测试成本,而且完成三维芯片的测试只要很少的测试成本。