在超大规模集成电路设计中,各种运算IP的设计起着至关重要的作用。ASIC芯片中关键计算IP的性能直接影响着电路的整体性能。本论文针对任意实数的任意次方根计算,提出了一种基于CORDIC算法的硬件实现架构。本文设想的硬件架构充分利用了 CORDIC算法运算复杂度低、计算精度高等特性。通过将RN的计算分解为双曲反正切计算、除法计算和双曲正余弦计算,利用工作在不同模式下的CORDIC算子的组合,完成任意次方根的计算。在设计中,本文通过改进的CORDIC算法来扩大设想架构的计算范围,并且采用全流水的设计思想,使得本论文设计的电路可以达到很高的吞吐率。本文首先在MATLAB上验证设想架构的准确性,并通过Verilog HDL语言对本文提出的设计进行硬件实现。在硬件实现中,本文采用定点数的表示方式,最终电路的计算范围可以达到R ∈[9.4676e-07,1.0562e+06],N ∈[2,+∞],计算结果的平均相对误差在10-5数量级。在台积电40-nm的CMOS工艺库下对设想的电路设计进行了综合,最高频率可以达到2.083GHZ,此时的面积消耗为197421.00μm2。当频率降低到1GHZ时,面积消耗下降为169689.98μm2。