【摘 要】
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极化码（Polar Codes）是第一类被理论证明达到信道容量的编解码方案,自提出以来就备受关注。连续相消列表（Successive Cancellation List,SCL）译码算法,可以有效抑制连续相消（Successive Cancellation,SC）译码算法中的错误传播现象,提升中短码长下的纠错性能,是目前应用最为广泛的极化码译码算法之一。现有的极化码SCL译码器硬件实现多为列表并行
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极化码（Polar Codes）是第一类被理论证明达到信道容量的编解码方案,自提出以来就备受关注。连续相消列表（Successive Cancellation List,SCL）译码算法,可以有效抑制连续相消（Successive Cancellation,SC）译码算法中的错误传播现象,提升中短码长下的纠错性能,是目前应用最为广泛的极化码译码算法之一。现有的极化码SCL译码器硬件实现多为列表并行结构,计算模块需要长时间相互等待。电路存在大量空闲时间,资源利用效率较低。针对上述问题,本文设计了列表串行极化码SCL译码器,在保持纠错性能一致的情况下,改善吞吐率、资源消耗以及资源利用效率。首先,本文对极化码的基本理论以及SC译码算法和SCL译码算法进行了介绍,给出了相关示例。说明了常见的极化码SC译码器实现结构,分析了现有SCL译码器实现中各模块工作的时序,指出其资源利用效率低的问题。为了提升SCL译码器硬件实现资源利用效率,本文设计了列表串行极化码SCL译码器。在路径间采用串行流水计算,减少内部模块间的等待时间;在单条路径计算中,采用半平行结构,通过增加处理单元个数,降低串行计算带来的过大译码延迟。在MATLAB中对算法进行了仿真验证,结果表明列表串行极化码SCL译码器可以达到和列表并行结构译码器一致的纠错性能。最后,本文在现场可编程逻辑门阵列（Field Programmable Gate Array,FPGA）上实现了列表串行极化码SCL译码器,利用MATLAB和FPGA联合仿真系统进行了正确性验证。评估结果表明,与列表并行SCL译码器相比,在保持纠错性能一致的情况下,列表串行SCL译码器吞吐率最大可提升59%,显示查找表（Look-Up-Table,LUT）消耗降低51%,资源利用效率明显提高。综上,针对现有列表并行SCL译码器资源利用效率较低的问题,本文设计了一种列表串行极化码SCL译码器,并基于FPGA进行了实现,仿真和测试结果表明其能够明显改善吞吐率,降低资源消耗,提升硬件资源利用效率,同时保持一致的纠错性能。
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