随着集成电路设计规模的不断增大和设计复杂度的增加,设计出的产品的功能也越来越多样化。这在方便用户的同时,对集成电路产品的设计者和制造者来说,却带来了新的挑战。为了满足以更低的设计成本和更短的开发周期生产出高性能产品,必须要以设计的正确性和可靠性为前提。研究结果表明,一半以上的芯片经过多次返工生产,而返工的主要原因是功能上的错误,因此功能验证的重要性自然不言而喻。问题的解决不但要在技术上取得突破,还要依赖于对整个功能验证领域内的所有资源的有效组织和运用,找到正确、合适、高效的验证方法。传统的功能验证方法只适合规模较小的集成电路研发。随着芯片规模越来越大,芯片功能越来越复杂,传统的功能验证方法无法满足验证需求。总线功能模型对底层的信号进行抽象和封装,使测试环境具有层次化的结构特点。这种层次化的结构特点使得各层次的验证模块可以同时进行开发,进而提高验证效率。同时,在验证同类设计时,可以再次使用相同的总线功能模型,因此可实现总线功能模型的复用性。近几十年来,处理器的主频和性能不断提升,处理器总线的传送能力成为技术发展的瓶颈。Rapid IO作为一种新兴的互连技术,具备了延迟低、带宽高、高可靠性的特点,广泛应用于嵌入式系统中。本课题主要研究的就是实习期间参与的一款基于Rapid IO协议的交换机芯片的总线功能模型的设计与芯片内部交换模块的功能验证。本文的主要工作如下:首先,研究介绍了当前比较常用的一些验证方法,并分析他们各自的优缺点,根据待验证芯片的实际情况以及项目进度要求提出可行的验证方案,综合考虑相关资源配置,选择了合适的方法来完成自己的验证工作,这就是基于仿真的功能验证方法。然后,根据待测设计的功能验证点,制定详细完整的验证方案,设计满足协议规范同时符合功能要求的总线功能模型作为验证平台,并对总线功能模型进行基本的发包验证,证明其功能的正确性。最后,通过总线功能模型配置交换机内部寄存器,施加测试激励,验证芯片核心内部交换模块的典型功能,观察数据包的输出结果,验证功能的正确性和完备性。在进行波形观察时,不仅要看数据包的内容还要观察他们的优先级顺序,这样在波形图上逐一查找是相当费时费力的,待测设计内部数据包的顺序没有办法直观观察。但是数据包从交换机出端口发送到总线功能模型的接口时,在仿真过程中会生成一些日志文件,这个文件是按时间先后顺序逐行打印的,可以在一行内容里同时观察到数据包的内容及优先级,得到想要的结果,这种方法大大提高了验证的效率。