随着集成电路设计不断向着大规模、高频率、低功耗方向的发展，对于时钟布线的深层次要求成为了集成电路自动化设计的一个重要课题。在深亚微米阶段，集成电路设计中互连线时延已经成为了主要的延迟因素，电路的性能越来越依赖于时钟线网的性能。面对当前数GHz的时钟频率，如何将时钟信号精确的分布到芯片的任何一个时钟单元已经成为了当今高性能超大规模集成电路设计以及EDA工具设计亟待解决的问题之一。　　 首先，本文分析了深亚微米工艺下特征尺寸变化对于时钟布线的影响。在研究现有的互连线时延模型、时钟线网结构和时序优化策略等方面的基础上，将Elmore提出的互连线RC模型改善为三层耦合RC模型，应用于本次设计中。针对串扰和电源/地网络IR-drop现象，提出了一种双层电源/地网络结构，以绝对时延为代价，有效降低时钟偏斜，同时有效屏蔽了可能出现的串扰噪声。　　 其次，本文提出了一种三级混合时钟网络结构，针对不同层采用不同的结构进行时钟走线。新型的时钟网络具有高匹配，低功耗的特点。在时钟频率达到1GHz时，时钟信号以小于时钟周期10％的时钟偏斜分布到芯片的每一个底层时钟单元。　　 然后，通过perl语言实现耦合互连线RC模型的自动计算和混合时钟拓扑结构的自动生成。　　 最后在SMIC0.13μm工艺下，以总面积1mm2，输入电压幅值为1.2V，时钟周期为1ns，时钟节点上升/下降时间为100ps，时钟端口负载为24fF为例，绘制版图验证三级混合时钟网络结构和自动布线程序的正确性。经验证，在该结构算法下，最大时钟偏斜小于时钟周期的5％，转换时间小于时钟周期的10％。