【摘 要】
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随着通信技术的发展,数据的传输速率越来越高,推动高速率传输SerDes的广泛应用。SerDes速度的提升导致信道带宽对速度的限制也越来越大,低带宽PAM4信号的使用可进一步提高SerDes的速度,引起了相关领域学者和专家的关注,是高速SerDes研究领域新的热点。接收PAM4信号需要新的接收器架构,以准确识别PAM4信号的4个电平,然而PAM4信号的解码过程增加了接收器的功耗,并且PAM4信号更小
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随着通信技术的发展,数据的传输速率越来越高,推动高速率传输SerDes的广泛应用。SerDes速度的提升导致信道带宽对速度的限制也越来越大,低带宽PAM4信号的使用可进一步提高SerDes的速度,引起了相关领域学者和专家的关注,是高速SerDes研究领域新的热点。接收PAM4信号需要新的接收器架构,以准确识别PAM4信号的4个电平,然而PAM4信号的解码过程增加了接收器的功耗,并且PAM4信号更小的电平间距增大了误码率。本文以PAM4接收器中的PAM4解码电路、时钟数据恢复电路和均衡器为研究对象,围绕低功耗、低误码率的要求展开研究。论文将进行以下几个方面的工作:首先,研究精确、低功耗的PAM4信号的解码方法。基于幅度检测的PAM4接收器相对于传统的基于电平移位的PAM4接收器,比较器的数量更少,功耗也更低,然而基于幅度检测的PAM4接收器在解码PAM4信号时,幅度检测电路易受干扰。本文提出一种基于幅度检测架构的PAM4解码电路配合共模电压稳定电路,并通过自适应阈值电压调整,以实现稳定的信号幅度检测。通过共模电压稳定电路消除输入信号共模电压的变化,可以有效地降低共模电压变化对幅度检测的影响;并且通过检测幅度检测电路输出眼图的顶部和底部的位置,得到合适的阈值电压,可以准确判决信号的摆幅,避免不同的输入信号幅度带来的干扰。仿真结果表明:该PAM4解码电路可以降低幅度检测电路受到的干扰,准确地将接收到的PAM4信号解码为2位的NRZ信号。其次,研究快速锁定、低输出抖动的CDR（Clock and Data Recovery Circuit,时钟数据恢复电路）。CDR是SerDes中负责从接收到的数据中恢复时钟的重要模块。传统的双环路CDR因为共用低通滤波器等电路,难以兼顾快速锁定和低输出抖动,并且PAM4信号会引入特有的数据相关抖动,导致输出抖动增大。本文提出一种双独立环路的CDR配合多频带VCO,并通过降低环路带宽抑制输入PAM4信号的抖动,以实现CDR的快速锁定和低输出抖动。多频带VCO可在减小VCO增益的同时保证VCO的频率范围,而减小VCO的增益可以减小CDR环路带宽,抑制输入抖动。通过使两个环路分离,可以分别设计两个环路的带宽,实现锁频阶段的快速锁定和锁相阶段的低输出抖动。仿真结果表明:CDR可以快速地完成低抖动时钟和数据的恢复。之后,研究高速、低功耗的均衡器。均衡器是SerDes中负责补偿信号在信道传输过程中的衰减的重要模块,CTLE和DFE是两种常见的均衡器,通常在接收器中联合使用,以结合两种均衡器的优点。传统频谱平衡方法的自适应调整CTLE结构中的限幅放大器的高增益在高速下难以实现,从而限制了电路速度,并且传统的PAM4 DFE具有功耗高的缺点。本文采用数据采样器代替传统自适应调整CTLE结构中的限幅放大器,避免限幅放大器的速度限制,并通过1/4速率的数据采样器,进一步降低速度限制;此外通过减少采用基于幅度检测的架构DFE中触发器的数量,并且将PAM4信号解码后的格雷码作为DFE的反馈信号,可以降低DFE的功耗。仿真结果表明:在高速电路中传统的自适应调整CTLE性能较差,提出的自适应调整CTLE具有更好的均衡效果,此外,根据和类似结构的对比,提出的DFE的功耗更低。最后,本文在55nm的工艺下,实现了56Gbps的PAM4接收器的整体结构和版图。信号经过8d B的衰减后输入到接收器,仿真结果表明:最终均衡后的PAM4信号眼图的3个眼睛的眼高分别为163m V、181m V和172m V,可以清晰的分辨出4个电平;恢复的时钟峰峰值抖动为1.7ps,MSB和LSB的数据峰峰值抖动分别为13.5ps和13.8ps。仿真结果表明该接收器具有良好的整体性能。
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