存储系统的性能问题一直是冯·诺依曼体系结构中的瓶颈问题.工艺技术和设计技术的进步使得现代微处理器的性能快速提升,而主存的性能提升却远不能满足这样的需求,因此在微处理器设计中通常采用多级存储层次,并为处理器配备高速缓冲存储器(Cache).Cache的设计与实现技术是微处理器设计领域的重要研究方向之一,作为微处理器设计过程中的核心技术,除了理论上的研究,系统化的实现方法也非常重要.随着超深亚微米工艺技术的发展,系统芯片(System-on-a-chip,SoC)的设计技术面临着诸多挑战.Cache作为微处理器的关键部件,在设计与验证方面迫切需要一套高效的、系统化的流程和方法.该文旨在针对上述问题,以北大众志-863 CPU系统芯片为平台,以Cache的设计流程为主线,运用系统化的方法对Cache进行设计与验证.主要内容包括:1.采用SystemC建模语言,对处理器中的Cache建立了可配置、周期精确的行为级参考模型,并搭建了行为级-寄存器传输级混合模拟环境.2.开发了Cache的系统规范说明,采用VHDL硬件描述语言实现了符合系统规范说明的Cache寄存器传输级描述.3.基于北大众志-863 CPU系统芯片整体验证平台,采用了自顶向下的方法,对Cache的不同设计抽象层次进行了验证.4.根据物理设计结果反馈的芯片时序信息,基于静态时序分析方法,对Cache进行了设计优化,从而提升了Cache和处理器的性能.按照上述流程所设计的Cache子系统作为北大众志-863 CPU系统芯片的一部分,完成了流片并整合到了整机系统中.综上所述,该文通过对Cache的建模、设计、验证及性能优化的系统化实践,总结出一套适用于北大众志-863 CPU系统芯片中的Cache的设计流程,该流程对于系统芯片中其他模块的设计与验证同样具有参考价值.