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近几年,随着无线通信系统以及以太网的发展,市场对于高速中等精度低功耗ADC(Analog-to-Digital Converter)的需求越来越大。全并行ADC虽然速度比较快,但是其硬件消耗随着分辨率的增加呈现指数增长,因此其一般适用于低分辨率的场合。其他结构的ADC虽然功耗和面积比全并行ADC小,但是依旧难以满足现代通信系统对于低功耗的要求。SAR ADC的功耗很低,但是其需要N个转换周期来实现N位分辨率,这一特性限制了其速度。目前市场上SAR ADC产品单通道采样速度很少能达到上百M。随着现代工艺技术的发展,器件尺寸的不断缩小以及器件速度的不断提高使得高速SAR ADC成为可能。高速SAR ADC成为时下的研究热点,国内外很多顶尖团队均对此展开研究,并且取得了一定的研究成果。许多新型的结构和技术被提出来,比如:异步时钟,冗余CDAC,多bit每转换周期(multi-bit/cycle),时间交织SAR ADC,交替比较器结构等等。本课题采用了一种新型的2-bit/cycle的SAR ADC结构,每个转换周期输出两位数字码,将SAR ADC的转换速度提高将近一倍。本设计利用分段电容结构来减少电容数量,从而降低面积和功耗。电容分裂技术(split cap)的使用减少了共模电压在版图上的走线面积。栅压自举开关不仅提高了开关线性度,减小了ADC的谐波失真,而且消除了电荷注入效应,提高了采样速度。本课题摒弃了传统的双尾型比较器,运用了改进后的新型双尾型比较器。和传统的双尾型比较器相比,新型双尾型比较器对于时序的要求大大降低,不仅能够实现高速比较,而且降低了噪声和失调。自校准技术不仅结构简单,而且功耗很低,因为其不需要静态直流电流。异步逻辑的使用减少了时间冗余,提高了时间利用率,从而使得ADC可以实现更高的转换速度。共质心的版图结构减小了系统失配。本课题基于SMIC 55nm工艺和1.2V电源电压完成了一个全差分2-bit/cycle SAR ADC的整体设计与仿真,其共模电压为0.9V,差分输入电压范围为-400mV~400mV。在500M采样频率下,输入频率为220.7M的正弦信号,tt工艺角下ENOB可以达到7.81。数字部分功耗为4.97mW,模拟部分功耗为3.8mW,总功耗不到9mW,满足低功耗的需求。