随着集成电路制造业的发展,芯片MOS管的特征尺寸不断减小,有线通讯中数据传输速率越来越快,由此带来的严重电磁干扰问题,成为了高速传输芯片发展的一大障碍。在众多降低电磁干扰的解决办法中,从输入时钟源头进行扩频调制的技术,以其高效、低成本且改善效果明显的优势,成为优化电磁干扰问题的主要技术手段之一。基于电荷泵锁相环的扩频时钟产生电路备受设计人员青睐,以直接调制VCO形式对时钟进行扩频调制的方法,因其实现方式最为简单易行而受到设计人员的关注,但由于调制信号由模拟电路产生,当工艺角变化时,这种方式下的调制会有扩频深度超标的风险。因此,基于此架构研发扩频深度稳定的时钟产生器电路十分必要。本文针对扩频深度难以精确可控的问题,开展了对直接调制VCO型扩频时钟产生电路的设计和优化工作。本文设计使用Verilog-A对环路进行建模设计及分析,基于SMIC 0.18μm工艺完成电路设计,通过Spectre、AMS及Finesim仿真工具,对系统功能及性能进行仿真验证。为了使时钟扩频调制深度精确可控,同时兼顾扩频时钟的抖动性能及扩频调制效果,研究中分析了造成此架构调制效果不理想的原因,采用双路电流注入环路滤波器实现对VCO调制的方法,同时引入对时钟扩频深度进行负反馈调节的扩频反馈控制环路,实现了电磁干扰的降低和扩频深度的控制。本设计满足PCIe协议,可提供输入时钟信号给PCIe桥芯片、PC、以太网等芯片。可在供电电压为3.3V±10%,温度范围在-55℃至125℃的环境下正常工作。使用25MHz晶振输入,可以通过外部配置直接选择输出频率及扩频深度,共16种时钟信号输出模式,其中可选择输出频率25MHz、100MHz、125MHz及200MHz,扩频深度包括±0.25%、-0.5%、-0.75%及不扩频模式。并且可以通过对寄存器简单的配置,从而扩展更多的信号输出模式。芯片仿真结果显示,在非扩频模式下输出200MHz时钟频率时,确定性抖动为17.7ps,Cycle-to-Cycle Peak抖动为8.9ps,Cycle-to-Cycle RMS抖动为1.5ps;0.5%扩频深度向下扩频模式,信号电磁干扰强度降低8.6dbm,Cycle-to-Cycle Peak抖动为45.8ps,Cycle-to-Cycle RMS抖动为8.5ps。