逐次逼近型(SAR)ADC由于其模拟模块较少,本身具有低功耗的优势而广泛应用于低功耗的应用场合中。SARADC通常使用电容构成DAC模块,完全可以满足中低精度的应用,但在高精度的应用中,电容的失配无法被忽略,同时DAC模块随着位数的上升也要求数目更多的电容,这无疑带来了更多的功耗。因此,在高精度SARADC的研究中,首要解决的问题就是如何在保证本身精度的同时降低功耗。本文基于0.13μmBCD工艺设计了一款16位1MS/s采样率的高精度低功耗SARADC。本文为解决相关功耗问题,提出了一种基于两步式的预测追踪SARADC,通过在SARADC中引入一个辅助ADC,对高位码值进行预测,从而降低SARADC中高位大电容的功耗。预测的另一好处是降低了比较器输入摆幅,放宽了对比较器电源电压的要求,可以采用低电压域比较器进一步降低整体功耗。本文对提出的基于两步式的预测追踪SARADC架构中存在的非理想因素进行了逐一的分析与量化,结合非二进制编码原理,设计了相应的整数的非二进制编码,以提供充足的冗余量用于补偿非理想因素带来的误差。之后,结合SARADC的具体架构提出了一种基于数字扰动的数字校正算法,该数字校正算法利用辅助ADC预测的特点,在预测码值加载至16位主ADC前加入数字扰动,使16位主ADC对同一个输入信号产生两组输出码值,再根据迭代算法求解实际电容权重值。由于数字校正的引入不需要额外的模拟电路,同时结合基于两步式的预测追踪SARADC架构可以减少量化两次所需的时间,从而减少对模拟电路的要求。通过MATLAB对16位两步式的SARADC架构与校正算法进行了仿真验证。对基于两步式的预测追踪SARADC的各个电路模块进行了设计与仿真,通过对噪声的分析确定电位电容值的选取;比较器方面,针对辅助ADC与16位主ADC的要求,分别设计了不同电压域的比较器;此外,还介绍了数字逻辑的整体时序与开关切换逻辑的搭建。最后对基于两步式的预测追踪SARADC进行总体仿真,整体参考电压为5V。在功耗方面,主ADC比较器电源电压仅需要1.5V,其功耗减小了3.4倍,数字校正运行时减少了7个量化周期;高位电容的切换功耗也减少了6倍。在考虑瞬态噪声的情况下,通过校正算法可以使ENOB达到14.02bits。