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本文针对DVB-S2中使用的BCH码主要进行了编译码算法、硬件实现和纠错性能三个方面的研究。在编译码算法研究的基础上设计了符合DVB-S2应用的可配置串行和并行编/译码器电路结构,并对所设计的电路进行了FPGA实现。最后对DVB-S2中BCH和LDPC级联码的纠错性能进行了实验分析和研究。本文在以上三个方面所完成的主要工作和取得的主要研究成果有:1.对传统的基于BM迭代的BCH译码算法的改进。在传统的BCH迭代译码算法中根据迭代过程需要计算的伴随式个数为2t,本文在对二进制BCH码的BM迭代过程进行深入分析后,发现在其迭代过程中对迭代结果有用的伴随式只有2t-1个,最后一个伴随式是不需要的。据此,改进后的译码算法只需要计算2t-1个伴随式,从而实现了对算法的简化。2.根据BCH的编码算法分别设计了符合DVB-S2标准的串行和并行编码电路。串行编码电路采用移位寄存器实现,并行电路由一个组合逻辑网络和余数寄存器构成。在此基础上对编码器的动态可配置方案进行了研究,提出了编码器的串行和并行配置结构。对所设计的两种编码器分别进行了FPGA实现,8位并行编码器的编码速率可达到2244Mbps。3.根据改进的译码算法分别设计了可灵活配置多种参数的串行和并行流水译码器体系结构。该结构对码字参数之间相差较大而造成的流水和配置问题进行了充分考虑,从而使得译码器的可配置参数范围得到了很大提高。在译码器设计中,通过对不同有限域上乘法器设计共同点的发掘,设计了支持不同有限域的重构乘法器电路,比单独设计不同的有限域乘法器节省了硬件资源。对设计好的两种译码器分别进行了实现和正确性仿真,8位并行译码器译码速率可达到1528Mbps。4.分析了在DVB-S2中采用BCH和LDPC进行级联的原因。首先,对DVB-S2中使用LDPC码和BCH+LDPC级联码进行了性能仿真和对比,仿真结果表明,采用级联码要比单独使用LDPC多出0.5dB的编码增益;其次,采用与BCH码具有相同码长和码率的RS码与LDPC进行级联,通过级联的结果来看,采用BCH+LDPC级联比RS+LDPC可获得0.1dB的编码增益。