随着计算机网络应用的普及和发展,信息安全作为新兴学科日益受到重视。而传统的软件加密技术已经越来越不能满足信息安全对运算速度和系统安全性的需求。以密码设备为核心的硬件加密系统已成为构筑信息安全平台的重要一环。本文正是在这种背景下,结合当前信息安全行业的需要,对基于硬件的加密系统进行了研究。并结合硬件加密系统的具体实现从系统安全性、运算效率等方面提出硬件加密系统性能优化的改进。在充分研究AES算法原理基础上,本论文创新性地提出了两种优化策略:结合算法本身和FPGA的特点,运用有限域、线性代数和矩阵理论,采用查表法优化了字节代换运算SubBytes,列混合运算Mixcloumns和密钥扩展运算,达到了简化轮函数运算、硬件设计中加密/解密过程资源共享的目的;在比较了现有的结构后,设计了高速并行实现AES算法的改进结构——内外混合两级流水线结构。在完成硬件设计时,论文采用EDA设计方法设计了算法在混合流水线结构下的加密单元模块/解密单元模块和密钥扩展单元模块,并使用硬件描述语言VHDL对系统进行描述,完成了AES加、解密系统在同一片FPGA中优化设计和实现。最后利用QuartusII开发工具进行代码的编写工作和综合编译工作,在Modelsim中进行功能和时序仿真并给出了各个模块和整个设计的仿真测试结果。通过和其他类似的设计做了横向对比,本设计在保证了速度的基础上实现了资源和速度的均衡,在性能上具有较大的优势。