为了维持聚变堆的高功率稳态运行,需要限制芯部杂质浓度。对于高Z材料由于其容易辐射能量的特性,导致其芯部能够允许的浓度更低。然而由于低Z材料的高腐蚀性以及氚滞留问题,我们不得不考虑使用高Z材料作为面向等离子体材料。对于高Z面向等离子体材料,W是最好的选择,因为它有最高的结合能,因此更难被腐蚀。另一方面,由于工程限制,需要限制到达偏滤器的能流,通过在外围充中等质量数杂质粒子（Ne,Ar）进入等离子体的方式可以有效的辐射能量,减少到达偏滤器靶板的能流。然而,这些充入的杂质气体会进一步通过撞击壁材料的方式溅射出W杂质,进而影响W离子的芯部浓度。对于CFETR装置,已经有针对充杂质气体条件下,仅考虑W靶板溅射的模拟研究,但全钨壁的模拟研究尚未开展。本文通过SOLPS计算边界等离子体背景,再通过DIVIMP计算钨杂质浓度的方式,基于下单零偏滤器位形,在不同Ne注入率条件下对全钨壁CFETR杂质腐蚀和输运进行模拟研究。为了考察主等离子体室壁溅射的影响,将SOLPS计算网格最外侧磁面的等离子体以指数衰减的方式外推至壁上,以估算壁上的钨溅射通量。模拟结果表明,提高Ne的充气率能有效减少芯部W杂质浓度,仅考虑靶板为钨的情况,当Ne注入率达到2.1×10²¹ s^-1时,芯部W浓度降低至10^-5以下。然而加入壁上的溅射后,芯部W浓度提高到10^-4量级,且随着充气率的提高并没有明显下降。因此,未来对于主等离子体室壁上的溅射应给予更多的重视。