FPGA快速布局布线算法的研究与实现

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目前FPGA己经成为当今全世界最富吸引力的半导体器件,与专用集成电路ASIC相比,FPGA在上市时间、资源成本、高集成度和灵活度方面具有优势。随着FPGA应用进一步推广以及对FPGA结构的不断改进,设计和开发相应的FPGACAD(Computer Aided Design)软件也显得尤为重要。随着当今大规模集成电路的快速发展,布局布线作为FPGACAD流程中最耗时的步骤,其运行时间已经成了制约FPGA设计开发的重要因素。本文以广泛应用于学术界研究的FPGA布局布线工具VPR(Versatile Place andRoute)为例,研究VPR中实现的模拟退火布局算法和基于拥挤协商的PathFinder布线算法的关键思想和方法。研究表明,模拟退火布局算法能以接近1的概率收敛于全局最优解,但需花费较长的时间。同样,基于拥挤协商的PathFinder布线算法,作为一种解决NP难问题的多目标优化算法,其迭代优化过程也需花费较长的时间。为解决FPGA的布局布线问题,本文以VPR为基础,提出和实践了非常快速模拟重复退火布局算法和多核并行PathFinder布线算法,目的是在不明显降低布局布线的质量的情况下,提高布局布线的速度。本文提出的算法只需在VPR的基础上做少量修改。实验结果表明,与VPR相比,在大规模电路布局布线中,非常快速模拟重复退火布局算法和多核并行PathFinder布线算法结合一起将布局布线速度提高了一倍,并且布局布线质量不下降。
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