随着信息技术迅猛发展的今天,人们对超大规模集成电路Very Large Scale I ntegration(VLSI)技术的要求日趋增高。目前集成电路工艺尺寸已经快接近极限了,摩尔定律也即将面临失效。于是,人们对提高电路或系统性能的方式不再仅仅只靠缩小工艺尺寸来实现了,而是希望通过对算法前端进行改进优化等方式来解决系统速度,面积以及低功耗等难题。在日益复杂的各种系统中,如通信系统、图像处理系统、密码系统、雷达系统、数据处理系统等等均面临着VLSI性能的问题,于是并行处理技术成为各个领域研究的对象。而余数系统(Residue Number System,RNS)就是一个典型的并行数值表征系统,具有许多优良特性,如并行性、无权性、容错性等等,故成为重点研究对象之一。在距今20多年里,余数系统在数字信号处理以及通信领域的研究越来越多,国内外的研究成果也颇多。而目前对于余数系统的研究越来越多集中在容错性方向,通过编码译码算法使信号在余数系统中并行传输到达后能够对它进行检错纠错恢复正确余数向量,从而有效增强系统的可靠性。基于以上情况,本文围绕余数系统纠错方向进行了深入研究,目前已有的纠错算法均存在以下几个问题:1.大部分纠错算法都停留在单个余数错误纠错上,并没有进行2个或2个以上纠错的深入研究;2.现有的双错误或多个纠错算法复杂度太高以及VLSI性能较差,比如延时、面积太大等;本文从以上两个问题出发,研究了基于RRNS双错误纠错算法,明显降低了算法复杂度,提升了 VLSI性能。本文针对以上问题,提出基于冗余余数系统(Redundant Residue Number Syst em,RRNS)的双错误纠错算法研究,主要内容如下:1.扩展了一种双错误纠错算法理论以及提出了改进纠错算法理论(非冗余部分),双错误纠错算法理论是基于修正纠正子进行纠错,首先建立纠正子与错误之间的映射关系,然后为减小延时通过降低模值来引入近似纠正子概念并将其送入多通道修正为修正纠正子,接着采用多个映射表来映射错误输出;改进纠错算法理论是基于近似纠正子进行纠错,通过遍历量值所有可能值直接建立近似纠正子与错误的映射关系,从而达到只需一个映射表完成检错及后续纠错过程。本文对冗余部分纠错提出了两种算法:冗余修正匹配算法和冗余遍历映射算法,并给出了理论说明。2.根据修正纠正子纠错算法理论及近似纠正子纠错算法理论建立了两种基于RRNS译码纠错算法体系架构。这两种架构主要包含三大模块:近似基扩展与近似纠正子计算模块、检错模块以及纠错模块。在这两种架构中,所有余数送入独立并行运算通道,互不干扰,完成近似纠正子计算。这两种架构区别仅在于检错模块,第一种架构基于修正纠正子进行检错,第二种架构基于近似纠正子进行检错。纠错模块均为通过OR与MUX门来逐级纠错选择,这种基于差错映射的架构既提升了系统速度又节省了硬件资源。考虑到兼容性问题,本文也对该算法架构纠单个错误进行了分析讨论。3.对本文算法完成Verilog HDL代码编写并搭建VCS测试平台进行验证,为实现完整验证并进一步搭建基于FPGA的测试平台对本文算法进行验证。最后采用Design Compiler工具并使用SMIC90工艺库完成代码设计综合并进行门级仿真以及形式验证。本文也做了兼容1个错误的验证,通过生成单错误映射表再搭建对应的测试平台进行验证,保证本文算法可以兼容单个错误纠错。本文映射表地址生成均通过matlab编程得出再导入Verilog中。4.本文对国外典型的两种基于RRNS的双错误或多个错误纠错算法进行了介绍:基于一致性方程检测的双错误纠错算法与基于中国剩余定理(Chinese Remind er Theory,CRT)的迭代改进纠错算法。对这两种算法进行了代码设计、验证及综合,用于对比本文算法的性能。本文对有效动态范围位宽W=∑ki=1[log2mi]=30bit的各算法将从延时,面积等性能方面进行对比评估,其中本文修正算法较对比两种算法延时分别减少70.9%和74.3%,而面积则分别增加了 44.9%和184%,本文近似算法较对比两种算法延时分别减少74.7%和77.7%,面积则一个减少了 30.9%而较另一个增加了 35.3%;从“delay×area”性能角度综合对比,本文修正算法较对比算法分别较少了 57.8%和27.1%,本文近似算法较对比算法分别减少了 82.5%和69.9%,故本文算法更适合VLSI实现。为评估各算法在不同有效动态范围的性能趋势,还做了 8bit、16bit的对比分析,其中为8bit时,本文修正算法较文献两种算法综合对比分别减少了 61.5%和93.5%,本文近似算法则分别减少了 84.1%和97.3%;为16bit时,本文修正算法较文献两种算法综合对比分别减少了 65.0%和62.0%,本文近似算法则分别减少了 82.2%和80.6%,故本文算法均优于其他两种算法VLSI性能。