AVP335是一款32位高性能浮点型的数字信号处理器(DSP),具有非常丰富的片内外设与大量的片内存储,它的浮点处理单元(FPU)具有非常强大的数值计算和处理的能力。协处理器(coprocessor)是针对某些特定且CPU处理缓慢或无法处理的应用而设计的芯片,主要辅助CPU完成这些特定任务的处理。例如浮点运算、超越函数的计算等。因此,协处理器的设计是针对某种特定的应用,而不必将它设计为一款通用型处理器。本研究设计了一款32位高性能浮点型DSP的协处理器,该协处理器主要用于协助CPU完成浮点数的数值计算和处理。根据协处理器的基本功能与设计要求,首先对协处理器的组成结构进行介绍,包括浮点数标准、寄存器、流水线、指令集以及寻址方式。其次,本研究对FPU的数值运算单元进行了分析与设计,主要包括对加法器、乘法器以及除法器等算法的研究。此外,为了使数值运算单元获得更好的性能,对相应的算法做出了进一步的改进。因此,加法器的设计采用改进型的Two-Path算法实现,即通过减少运算路径中的移位操作以及提高路径的并行度。乘法器采用基4 Booth算法将乘数进行编码,降低产生部分积的数量,然后使用Wallace树型压缩器完成部分积的压缩,并通过保留进位加法器(CSA)完成最终的相加。除法器采用基4 SRT算法实现。最后是译码控制单元的设计,首先对浮点指令和指令执行过程进行详细的分析,然后对指令译码器进行设计。完成FPU各个功能模块的设计后,编写了各个功能模块的RTL代码,并使用VCS和Ncverilog仿真工具完成FPU各个功能的验证,仿真结果表明了该处理器的逻辑设计完全正确。最后,基于0.13μm CMOS工艺用半定制的方式对协处理器系统进行仿真与验证。