在当今集成电路快速发展的时代,市场对片上系统即 SOC的需求越来越大,而锁相环是片上系统中十分关键的模块,可以利用锁相环的倍频功能,在固定的输入参考时钟下产生不同的多频率时钟,提供给各个子系统,保证 SOC中不同模块电路间有效的数据传输。　　本文设计了一款用于时钟倍频的自偏置锁相环芯片。该芯片实现了1-32可变整数倍频,四相位的时钟输出。工作的电源电压为1.8V,可承受的温度变化范围为-40℃到125℃,输入时钟频率的变化范围为10MHz-500MHz,输出频率的变化范围为180MHz-1GHz,随机抖动RMS值小于周期的1％,锁定时间小于20us,功耗小于20mW。　　本文首先对电荷泵锁相环的工作原理以及性能指标进行分析,根据理论基础进行建模,提取设计中所需参数。将整个芯片的设计划分为两大部分,前端的电路原理图设计和后端的版图设计。前端的原理图电路设计主要分为模拟电路的模块和数字电路的模块,其中模拟电路包括电荷泵,滤波器和压控振荡器;数字电路包括鉴频鉴相器和分频器。同时对锁相环的相位噪声和抖动特性进行分析,得出锁相环的整体相位噪声是由各个模块的噪声共同决定,并与锁相环的传输特性有关。设计的锁相环在是输入频率可变的情况下,通过自适应带宽技术,使得环路带宽可以随输入参考时钟的变化而变化,阻尼因子相对变化不大,能满足所需稳定性和噪声的要求。设计中滤波器的电阻,由自偏置电路产生,自偏置电路同时还能产生压控振荡器所需电流。前端电路设计完成之后,在Cadence软件中进行整体电路的数模混合仿真,及模拟仿真和验证。　　后端版图设计中,考虑到数模混合电路中数字模块对模拟模块的干扰,对整体进行合理的布局,之后对单个模块的进行设计验证,最后进行整体的后仿真。