可重构系统具有灵活性和高能效的优势,适用于分组密码算法等数据密集型应用的实现。为了适应密码算法不断提升的性能需求,可重构阵列规模逐渐增加,阵列架构内功能单元冗余数量多、利用率低的问题日益凸显,严重影响了整个系统的面积效率(性能面积比)。本文面向分组密码算法,通过算子特征分析和算法映射分析,优化设计可重构系统PE阵列结构,减少冗余功能单元,提高算法映射时的功能单元利用率,从而提升整个系统的面积效率。本文首先通过对分组密码算法进行有向顶点活动网络建模,并基于该模型分析算法电路关键路径,提取算法的模式特征、组合特征和次序特征,指导PE阵列结构设计,包括阵列拓扑、PE组、PE结构、互连单元、功能单元等；然后,通过对PE阵列进行有向顶点活动网络参数化建模,并改进VF2子图同构算法,实现密码算法到PE阵列的映射,通过评估算法映射时的功能单元利用率,对PE阵列结构进行多轮反馈迭代优化,从而去除PE结构中的冗余功能单元和低利用率功能单元,进一步提高PE阵列的面积效率。本文设计的PE阵列结构采用TSMC 40nm CMOS工艺实现,电路运行主频为500MHz,单个PE组面积为0.22mm2。经30种常用分组密码算法测试验证,本文设计的PE阵列结构算法平均功能单元利用率为25.5%,平均面积效率为171.7Gbps/mm2。与其它面向分组密码算法的可重构阵列架构相比,功能单元利用率提高了83.2%～168.5%,面积效率提高了57.1%-643.5%。