锁相环频率合成器现在日益广泛地应用于通讯、微处理器系统中,并且随着集成电路的发展以及SOC技术的出现,己经成为超大规模集成电路中不可或缺的模块。特别是无线通讯、高速处理器等领域,对锁相环电路的性能提出了越来越高的要求,锁相环电路工作在高速环境下己成为当前的一大挑战。本文在对锁相技术的发展历史和研究现状调查的基础上,从锁相系统的工作原理入手,分析了锁相环的数学模型。随后分析了锁相环稳定性、动态特性和噪声特性,得出了系统环路参数选择的原则,为后续电路设计和版图设计奠定理论基础。然后在电路结构上分析了传统电路实现的优缺点,并采用新的电路结构。主要有采用新的PFD电路结构,该结构避免了为消除死区效应而加大reset控制信号延迟时间所带来的丢掉时钟沿现象;采用新的电荷泵结构,用电阻代替传统的MOS管,消除了闪烁噪声带来的影响;采用全差分regulator代替传统的单端regulator,进一步减小电源噪声对VCO造成的影响;采用高速DFF和低速DFF相结合的方式实现计数器。锁相环采用SMIC 0.13?m, 1P8M(单层多晶硅八层金属), 1.2V混合信号CMOS工艺设计,芯片面积为400?m *400?m。在输入参考频率为25MHz,输出频率为2.5GHz时,锁定时间小于20?s,功耗为25mW,前仿RMS Jitter约为7.4 ps。