随着集成电路工艺能力的不断提升和芯片集成度发展,高速、低功耗、低噪声的可调时钟就成为系统芯片(SOC)设计必备的IP(Intell ectual Property)核。本文基于华力微电子(HLMC)55纳米低功耗工艺(55nm LP)平台,设计实现一种高稳定性的1.6GHz锁相环(PLL)。针对高速计数的要求,采用的4位的前置分频和8位的环路分频都使用了二-十进制代玛转换器和串行计数器,组合实现高速分频的要求。为了获得良好的系统稳定性,采用了宽幅鉴频鉴相器、对称输入式电荷泵和具有良好的抗干扰能力的差分式压控振荡器。论文完成了基于电荷泵锁相环型频率综合器的规格设计,鉴频鉴相器、电荷泵和高速分频器的电路设计,并对这些模块进行了前仿、版图设计和后仿。实现了输出范围在500MHz～1.6GHz高度稳定的可编程频率综合器,双电源系统的芯片面积是0.1mm2,特征功耗是2.63mW和周期抖动是12pS。并制定了测试方案。