随着超高清显示技术的日益成熟,人们已经渐渐不能满足720p等视频分辨率的显示效果,超大分辨率的显示器愈加普及。但是,高清显示器对应的配套技术还并不完善,数据量巨大的显示流要求效果更佳的压缩手段、更高速的传输途径、更高性能的显示接口和更巨大的缓存空间,这就导致配套设备成本的急剧增加。为了解决这些问题,视频电子设备标准协会(VESA)提出了显示流压缩算法(DSC)。DSC算法不影响图像视觉感受,算法复杂度小,适合硬件加速,达到降低带宽压力的目的。因此,在传输接口中增加DSC硬件结构是非常有必要的。本文深入研究DSC算法,实现编解码器硬件IP的设计。为提高硬件性能,提出两级并行流水结构,降低面积开销,提高运算速度;设计编解码器复用结构,实现编解码芯片一体化,减少芯片面积的不必要浪费;针对硬件设计进行适应性算法优化,提高硬件设计的合理性,同时保证了图像编码质量;基于“虚拟存储器”,设计传输可配置结构,并理论推导存储深度,增加错误自检信号,保证视频传输的正确性;支持1080P和两种4K分辨率图像的2:1,3:1和4:1压缩显示,并兼容14种格式的HDMI显示协议,24位真彩色图像最高传输频率达到600M;增加传输抗干扰设计,保证帧与帧之间传输独立,有效防止信号噪声导致显示混乱的扩散。本文针对分析优化后的DSC算法,进行两级并行的编解码复用结构设计,用Verilog HDL语言进行RTL级建模并仿真;搭建验证平台,将复用结构分别配置成编码和解码串联起来,利用“黄金模型对比法”进行了充分的功能验证;利用FPGA进行软硬件协同验证,可以实现每秒钟处理60帧1080p图像;利用55nm工艺对ASIC设计进行逻辑综合,分析DSC编解码器的时序、面积和功耗,最高时钟频率可达595.2MHz,可每秒钟处理60帧4K图像。