【摘 要】
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在芯片设计规模和复杂度不断增大的今天,数据显示有一半到三分之二的SoC项目在第一次流片时失败,而功能缺陷的存在是其中主要原因。功能验证已经成为数字芯片开发的瓶颈。本
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在芯片设计规模和复杂度不断增大的今天,数据显示有一半到三分之二的SoC项目在第一次流片时失败,而功能缺陷的存在是其中主要原因。功能验证已经成为数字芯片开发的瓶颈。本文的主要内容是利用SystemVerilog语言,搭建一个基于VMM(Verification Methodology Manual)验证方法学的缓存管理(BA,Buffer Administer)模块的验证平台。本文首先研究了一种基于重用性的层次化的验证架构,在此基础上重点说明了其中各个验证组件的功能与实现方式,详细描述了其中一些验证组件新的控制方法,并分析了验证组件和验证平台的重用性,最后,讲述了整个验证环境的调试过程和部分测试用例的执行情况,给出了BA模块设计代码的三种覆盖率的统计结果与仿真波形。其中行覆盖率为100%,条件覆盖率为98.66%,状态机跳转覆盖率为100%,均达到了模块验证的出口条件。
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