随着VLSI技术的发展,作为CPU与DSP中数据路径上的关键部件之一的乘法器也从过去由软件完成逐渐演变成为一个重要的硬件部件。本文对32位定浮合并乘法器进行了研究。首先介绍了最常用的浮点格式IEEE-754格式,其中包括对其格式、类型与舍入处理以及单精度与扩展单精度型的转换等方面的内容。其次对乘法中一些关键步骤进行了研究与讨论,包括各类算法,部分积产生方法与加法器,通过对各种实现方法的比较,最终对算法采取了二阶Booth算法;部分积产生阵列采用了由反极性CSA加法器组成的IA与wallace树折衷方法;最后的局部进位与伪和相加采用了跳跃进位加法器与超前进位加法器相结合的加法器,这个加法器同时兼顾了面积与速度两个方面的因素。然后对32位定浮合并乘法器的具体设计,包括尾数相乘,指数相加,规格化,舍入等各部分的设计方法。最后给出了设计结果与验证。本设计特别地提出了将每个模块进行了IP化的设计思路,使最终设计出的乘法器成为一个IP核,以提高芯片的通用性。