HEVC是目前最新一代视频压缩标准,主要面向高清和超高清视频应用。与H.264相比,在相同视频质量的前提下,HEVC的数据吞吐率达到了两倍以上。目前,越来越多的应用,如视频会议,数字相机等,要求更高分辨率的视频帧和更高的帧率,然而,由于软件解决方案的吞吐率不高,难以满足实时性需求。因此,HEVC硬件化实现技术的研究对于视频压缩技术的进一步发展具有积极的推动作用。论文围绕HEVC关键模块的硬件设计展开研究,主要工作内容如下:设计了基于FPGA的视频采集与处理系统,深入分析了HEVC编码标准的结构,研究了HEVC视频压缩的实现过程,针对帧内预测模块的实现方法进行了基于FPGA的硬件化设计,提出了一种新的并行化的硬件设计架构,有效地加速了帧内预测速度。对于帧内预测复杂的计算过程,论文对其进行了简化设计,将大多数乘法运算变换为查表操作。论文为帧内预测设计的运算单元,将复杂的运算分解为多级简单的运算,使用多路选择器,加法器以及移位寄存器等简单的结构来实现,简化了硬件设计。针对HEVC变换模块运算量大、复杂度高,无法满足实时编码等问题,论文对HEVC整数DCT变换进行了硬件优化设计,对DCT变换进行了多级流水线设计,提高了电路的时钟频率。为了解决DCT变换中乘法运算量大以及硬件资源消耗较多等问题,论文设计了无乘法器的结构,并对此结构做了进一步的优化,使之更适合FPGA实现。通过仿真实验,验证论文所提出的帧内预测模块和变换过程的硬件化实现方案是可行和有效的,在保证视频压缩效果的情况下,可以显著减少视频压缩时间。