将多个处理器核集成到一块芯片上以提高系统芯片的整体性能已经成为下一代SoC (System On Chip)设计的发展趋势,而各处理器核之间通信效率的提高又成为多处理器芯片设计的关键。目前的嵌入式多核处理器芯片设计多采用单总线结构,各处理器核之间相互独立,而随着系统中模块数目的增加,各模块之间的通信效率随之降低,进而影响系统的整体性能。针对这一问题,本文采用二级片上总线架构,设计了一款同构多核处理器芯片,并提出了一种新的处理器核间通信机制,通过这一机制实现了各处理器核之间的高效通信,提高了嵌入式多核处理器芯片的整体性能。本设计基于IP复用技术,具有两级总线架构：局部总线负责处理器核与局部存储器之间的通信；全局总线实现处理器核对共享模块的访问,两层总线通过总线桥连接。本设计由四个局部处理器子系统和共享模块(共享存储器、通信控制器、资源管理器)组成,每个处理器子系统具有相同结构,包括处理器核与局部存储器。处理器核通过访问通信控制器对其他处理器核发起通信请求,本文采用固定优先级法设置通信优先级。各处理器核之间采用主从方式进行任务调度。系统通过资源管理器对共享模块进行管理,从而解决了各处理器核对共享模块访问的冲突问题。本设计使用VHDL语言在Altera公司Stratix-Ⅱ系列的EP2S130型号的FPGA中实现,并对两级总线和各模块进行了功能仿真。与同类芯片相比,由于该款处理器的层级结构和独特的运行机制使其在具有多任务和并行性的同时,具有较高的通信效率,并且对外部事件响应的实时性也显著增强。