大数据时代,规模巨大的数据集呈爆炸式增长,庞大的数据流使得现代通信系统的数据处理能力和数据通信带宽面临着更大的挑战。传统并行传输方式成为进一步提高数据传输速率的瓶颈,过去主要用于光纤通信的串行链路系统正逐渐取代传统并行链路系统而成为高速数据接口技术的主流,而低压差分信号技术LVDS在各种高速串行场合得到普遍应用。本论文深入分析和研究了高速串行总线通信理论相关内容,在FPGA上设计实现了基于差分串行总线的高速传输通道,采用差分信号代替单端信号完成数据传输,对串行通道收发器的关键模块进行设计,包括8B/10B编码器、8B/10B解码器、串行器、解串器、CRC校验模块、差分信号收发器等,对各个模块进行仿真验证,保证了模块功能的正确性。采用8B/10B编码技术,使原始数据增加了2bit冗余码元,但提高了传输信道上信号完整性,采用8B/10B解码技术可以检测误码,保证信道的可靠性。在提高数据传输速率的同时,为提高系统传输带宽,采用多路复用技术在单路串行通道基础上,形成多通道的高速通信阵列。本研究提出了一种高速传输方式——差分只写总线(DWOB),设计了DWOB上统一节点访问协议,定义了DWOB上消息包的帧格式,DWOB总线与一个主处理器节点(MPN)以及若干个从处理器节点(SPN)共同形成了一个拓扑结构,所有节点接口统一,便于扩展,节点间使用消息传递完成信息的交互以高速差分串行通道为基础,将其应用于数据存储系统,提出了一种新型的差分DDR SDRAM存储器架构DSDDR,把主机并行发送的控制命令、地址、数据等封装成消息包通过高速差分通道发送到DDR存储器来完成对数据的读写操作,同时还设计了DSDDR存储器阵列,在FPGA上通过仿真验证,该系统有良好的稳定性和可靠性。