随着集成电路工艺尺寸的减小和集成度的增加，传统的SoC(System on Chip)架构遇到了诸多挑战，由于片上网络(Network on Chip, NoC)具有良好的可重用性、可扩展性及较高的网络通信带宽，NoC成为未来多处理器芯片一种可能使用的架构。路由器是构成NoC通信网络的核心模块，其性能直接影响着整个NoC网络的性能，而在路由器中，输入缓存占用了大量资源，也对性能有着重要影响。本文首先阐述了NoC的关键技术，针对2D-Mesh拓扑结构和中同步的时钟策略，设计了一种中同步路由器输入缓存，并对中同步接口电路的功能和时序状态进行了详细的分析，最后完成了中同步输入缓存的功能仿真和逻辑综合，对各个工作频率的综合结果进行了分析和比较。在此基础上，将MCML(MOS current modelogic)锁存器和寄存器引入传统的CMOS电路，实现了高速低摆幅的输入缓存。在Spectre中使用SMIC0.13m CMOS工艺对低摆幅数据路径进行了仿真，低摆幅数据路径的工作频率可达2GHz。