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DVB-T2(Digital Video Broadcasting-Terrestrial2ndgeneration)是近年来最新出现的数字电视标准，针对其开发一款专用的接收端ASIC译码芯片具有很迫切的市场需求。FEC(Forward Error Correction)处理器单元是DVB-T2标准的接收端译码芯片的重要组成部分，主要完成接收端的数据恢复、星座解映射、比特解交织、解扰频以及CRC校验等一系列处理。本论文以符合DVB-T2标准的FEC处理器单元为主要研究对象，主要研究工作如下：1.结合标准对DVB-T2系统发射端所采用的FEC编码技术进行深入研究，以此来确认接收端FEC处理器单元所要实现的功能及数据处理步骤，建立该处理器单元的总体架构。该FEC处理器主要包含L1-pre信令和L1-post信令两条译码链路，对其进行了共享模块的逻辑复用设计以减少器件面积，同时，对译码链路设计了三级流水线操作，从而达到提高本处理器处理速度的目的。2. FEC处理器模块的工程设计和实现。采用自顶向下的IC设计方法，对顶层FEC_DEC模块进行接口设计，对不同地址的寄存器进行配置。内部主要完成L1-pre和L1-post Decoding Chain的模块设计，包括数据读取解映射模块、ZeroRe-padding和Parity De-puncture等模块。链路中对RAM进行了Double Buffer的设计，用来完成乒乓操作以提高数据吞吐率。同时，对该处理器增添了状态机控制的自响应机制及中断机制，提高该处理器的独立性和兼容性。3.针对标准中规定的灵活多变的信令帧结构，对CRC校验和解扰频算法进行了优化，全部采取了双路并行结构设计，提高了数据传输速率；并加入奇偶判断机制以及时对数据进行搬移，从而能够很好的应对不同长度的数据块。4. FEC处理器的仿真及验证。完善C平台的设计以提供有效的节点数据，完成RTL和C平台的功能一致性验证。进行覆盖率测试，最后再对其进行综合。本论文中FEC处理器最终综合得到的时钟处理速度为174.4MHz，布局布线后的速率亦能达到155.6MHz，完全达到设计之初预设的100MHz要求；同时该处理器消耗面积也在器件可控范围内。因此，设计结果比较可观，本课题工作对全新的DVB-T2译码芯片设计具有一定的指导意义。