以数字集成电路为基础的各类微处理器和微控制器广泛应用于社会的各个行业,处于信息采集和处理的中心位置。由于集成电路的基础地位,其可靠性就成为了整个系统正常工作的重要因素,尤其是在航天和军事应用等方面。当高能粒子入射半导体材料时,晶体管中的敏感区域会收集产生的电荷。如果收集的电荷足够多,由此而产生的单粒子效应会暂时改变节点的逻辑值,造成一个软错误。随着集成电路工艺的升级,软错误已成为影响电路可靠性的主要因素。与存储电路相比,逻辑电路的软错误率一直处于相对较低的状态。当工艺进入纳米级之后,逻辑电路软错误率迅速上升,有超越存储电路的趋势。本文针对集成电路中的软错误,介绍了软错误的形成机理以及评估和加固方法,研究了逻辑电路中软错误的产生过程和评估方法,提出了一种用于评估逻辑电路软错误率的模型。本文提出的逻辑电路软错误率评估模型基于软错误的产生过程,分析了诱发软错误的瞬时脉冲的产生、传播和捕获三个阶段,利用逻辑电路中固有的逻辑屏蔽效应、电气屏蔽效应和窗口屏蔽效应等现象来确定敏化路径以加速计算。本文提出的模型能够从电路网表文件中获取电路拓扑信息,能够根据电路中逻辑门的尺寸信息来快速准确地计算各个逻辑节点发生软错误所需的临界电荷,计算一定辐射环境中该电路的软错误率。该模型在晶体管级分析软错误的产生以及敏感区域的面积等信息,具有晶体管级分析的精确度。本文实现了所提出的评估模型,并选取测试电路进行了模拟分析。电路模拟的结果较好的反应了各个测试电路的软错误率,同时也对测试电路做出分析,得到电路的结构信息和软错误在电路中的分布情况。