近些年来,随着集成电路的特征尺寸的不断缩小,集成电路的集成度和速度不断提高,集成电路的功耗也变得越来越高。除了面积、时序之外,功耗上的优化也成为IC设计业的一个重要目标。技术的进步使得电子产品的更新速度越来越快,而其中芯片的设计公司所面临着成本、及时上市的压力,怎样更好更快的完成芯片的设计成为公司必需要研究的。本文研究了CMOS电路功耗的来源以及在各个设计层次可以采取的降低功耗一些基本方法。本文以TSMC 65nm工艺的TD-SCDMA芯片为例,结合Synopsys公司Design Compiler和IC Compier等EDA工具,研究了IC后端实现中的一些低功耗综合的方法以及在超深亚微米设计中越来越多的电源电压管理技术,主要内容包括门控时钟的插入,采用多阈值电压的标准单元作为目标库综合来降低泄漏功耗,同时介绍了Design Compiler基于Topography技术的逻辑综合流程以及在IC Compiler中电源门控方法的实现流程。由于公司目前的流程中侧重于面积和时序收敛方面的优化方法,通过对这些低功耗方法的应用,优化和补充了现有的流程,初步建立了对面积、时序及功耗的优化以及后端实现流程。