Σ-Δ架构的ADC以其相对低的模拟电路复杂度和良好的与数字电路的兼容性在高精度模数转换器领域备受青睐。如何在高精度的要求上优化电路结构以降低功耗一直是该领域的研究热点。本文首先介绍了Σ-ΔADC发展的热点方向,及其主要的制约因素,对国内外发展现状进行总结分析。然后详细介绍了衡量Σ-ΔADC的动态指标,以及过采样和噪声整形技术提高系统信噪比的原理。以一阶调制器为例,分析了Σ-ΔADC的工作原理,并讨论了高阶结构和多位量化结构的优缺点。通过对调制器传递函数分析,选取了4阶17级量化的前馈结构调制器,过采样率为64。通过优化前馈支路,减少了加法器的输入支路,增大了第一级积分器的增益系数,有利于降低调制器负载,减小功耗。详细讨论了系统关键模块的非理想特性的影响,包括放大器、采样引入的非理想特性、反馈DAC的非线性,并对系统稳定性进行了分析。通过完整的行为级仿真,得到了关键模块的电路指标。设计了开关电容晶体管级调制器电路,其中多位量化的数字校正逻辑DWA(Data Weighted Averaging)用RTL代码编写。调制器输出的数字码通过一个5级的数字滤波器进行降采样和滤波器后输出24位48k SPS数字码。系统电源电压为5V,采样时钟为3.072MHz,信号带宽24k Hz,仿真得到的信噪比为123.1d B,动态范围127.9d B,总谐波失真在-125.5d B以下,系统总功耗为10.12m W。采用BCD350GE工艺,完成了ADC的整体版图绘制,其中模拟部分采用全定制方式,数字部分采用自动工具生成,最终的版图核心面积为1037.51μm×1084.895μm。