时钟信号是数字系统的基石,是时序逻辑的基础,对数据的收发有决定性的作用,因此,时钟的抖动对整个电路系统有着重要的影响,时钟抖动测量电路的研究也成为近年来的研究热点。测量时钟抖动本质上就是测量被测信号相邻跳变沿之间的时间间隔。本文从多链测量方法的原理出发,结合其电路结构,细致研究其实现细节,并深入分析其存在的问题与不足,有针对性的进行了多方面的改进,提出并设计了改进型多链测量电路。具体来说,主要包括:第一、用反相时钟组替代单一时钟,增加了“粗”计数的时钟稳定性;第二、以交错连接的方式在一列Slice中搭建两条延迟链,大幅降低了电路的硬件资源开销;第三、用时钟组替代单一时钟锁存延迟链状态,使电路的测量频率上限提高了数倍;第四、整合上下边沿译码器,提高了译码效率。完成改进型电路设计后,本文从理论出发,对其硬件资源开销、量程、分辨率和精度等多个指标进行了理论分析,推导出了其性能指标。为了评估改进型电路的性能,论文对其量程、硬件资源开销、测量准确度和非线性等多个指标进行了仿真与测试,并与传统型电路做了对比,验证了理论分析的正确性与改进型电路的优越性。测试结果显示,系统时钟频率为250MHz时,改进型电路的量程上限可接近250MHz,相对于传统型电路提高了近一倍;当电路链数为8时,改进型电路硬件资源开销相较于传统型电路约下降了35%,测量精度达到4.8 ps。总的来说,本文设计的改进型多链时钟抖动测量电路,量程大、硬件资源开销小、测量精度高,并且结构简单,性能稳定,实用价值很大。