随着半导体技术以及集成电路技术的飞速发展,单个芯片中IP(IntellectualProperty)核数量越来越多。当单个芯片上集成的IP核数目达到成百上千的时候,基于片上总线的SoC(System-on-a-Chip)在设计上遇到了全局时钟难以同步、地址空间有限、无法支持多节点并行通讯与系统扩展不够灵活等问题,严重制约了集成在单一芯片上的IP核规模及系统性能。将计算机网络技术引入SoC设计领域,以片上网络的形式从体系结构上彻底解决上述问题并成为该领域的研究热点。目前NoC(Network on chips)上的研究大部分集中在对拓扑结构、路由器和路由算法等各个部件的性能优化方面。论文的主要工作正是对以上几个方面进行研究的,重点介绍了NoC常用的拓扑结构,以及常用的路由技术和路由算法。在研究Turn Model模型的基础上,提出一种基于2D Mesh结构的XY-YX路由算法。该算法是一种确定性的无死锁的最短路径路由算法,并且给出无死锁的证明,最后通过NoC模拟仿真实验平台NIRGAM(NoC Interconnect Routing and Application Modeling),将该算法在一个4×4的2D Mesh网络中进行了仿真,并对仿真结果进行了分析。为了将来能在硬件上实现、验证并比较不同路由算法以及拓扑结构对网络性能的影响,我们建立了以FPGA为核心的硬件仿真测试平台,并提出了一个基于E-cube路由算法的路由节点模型。该路由节点模型采用了规则二维Torus拓扑结构、虚拟通道技术、基于虫孔的数据包交换方式和GALS(GloballyAsynchronous Locally Synchronous)系统架构。在此基础上给出了片上网络路由节点的功能定义、设计与验证方案、数据包格式定义、子模块划分以及电路设计与验证过程,并对路由节点进行了必要的分析,为将来整个片上网络模型的搭建奠定了基础。