随着集成电路工艺特征尺寸不断减小,工作速度不断提高,各类电路系统对时钟电路的性能要求越加苛刻。时间数字转换器(Time to Digital Converter,TDC)作为一种时间测量电路系统,对时钟电路在抖动、分相均匀性、占空比以及延迟时间精度等方面的要求较高。延迟锁相环(Delay Locked Loop,DLL)因其闭环负反馈特性,具有较高的工艺、电源电压以及温度(Process Temperature Voltage,PVT)稳定性,能够完美应用于TDC系统中。此外,DLL在其它电路系统中也有较为广泛地应用,如音频驱动、存储器以及移动通讯等。本文根据TDC对时钟电路性能的要求,设计了一种基于主从式架构的DLL电路,主级DLL为TDC提供时钟信号以及分相信息,主次级DLL相互配合,产生一个高精度延迟差,以突破在既定工艺下最小逻辑门的延迟时间,实现皮秒级分辨率。在详细分析DLL环路理论的基础上,确定环路各项关键参数指标,针对TDC对时钟电路应用重点,优化各子模块的结构和参数,加强信号传输路径上的负载匹配设计,并采用一种复用结构的基础延迟单元从根本上优化分相占空比性能。版图绘制先进行整体版图布局,然后采用由下至上的版图设计方法结合通道布线技术,完成整体版图设计。此外,采用分离数字和模拟模块、屏蔽敏感信号线,隔离噪声较大的模块等方法以提高时钟信号质量。在Cadence软件平台上完成了主从式DLL的电路设计和版图设计,并对DLL系统进行仿真验证,仿真结果均满足设计指标。采用TSMC 0.35μm 3.3V CMOS标准工艺对主从式DLL进行流片验证。测试结果表明,主从式DLL功能正常,但性能相比于仿真结果有所退化。DLL频率锁定范围为105MHz~210MHz,在典型工作频率125MHz下,静态相位误差为-34ps,最大分相偏差为+86ps,分相占空比误差范围为-2.0%~+1.0%,TIE抖动的均方根值和峰峰值分别为0.52ps和3.70ps,最大延迟差为29.8ps,工作电流为53mA。本文详细分析了DLL各项性能测试结果的恶化原因,并在此基础上给出了可行了改进方案。