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随着Internet的迅速发展以及数据业务的大量增加，使得光传送网（OpticalTranport Network，OTN）朝着超高速、大容量、长距离的趋势发展。而并行总线中的接口数据对齐问题、信号延迟以及串扰等缺陷，限制了并行总线在高速OTN网络中的应用。因而曾经主要用于光纤通信的串行通信技术SerDes在OTN网络中得到了广泛的使用。但SerDes技术本身具有信号完整性问题，即OTN网络中的数据经过SerDes发送给对端的时候，数据的可靠性无法得到有效的保证，这个问题急需解决。本文的主要研究内容为OTN网络芯片中的编解码电路模块的设计与验证。针对OTN网络中高速大容量的数据传输问题，以及由于使用速率为15G/s的SerDes而带来的数据可靠性问题。本文从OTN网络的物理层编码出发，设计了一款应用于OTN网络芯片中的编解码电路，并对该电路设计进行了验证。首先，本文简要介绍了低开销编码技术，其中分别对8B/10B编码和64B/66B编码进行了介绍和对比，对FEC编码的理论基础进行了简要阐述。并通过介绍OTN网络业务的传输框图，说明了本文所设计编解码电路在OTN网络中所处的位置。其次，本文详细的介绍了64B/66B与FEC编码电路以及64B/66B与FEC解码电路的总体功能，以及编解码电路内部各个模块的具体实现方法。最后，本文用SystemVerilog搭建基于VMM架构的编解码电路的验证环境，给出详细的验证思路对本文所设计的编解码电路进行仿真验证，并以OTN网络中发送的信元类型为例，介绍了功能覆盖率的收集并给出了功能覆盖率的收集结果。仿真验证结果显示，64B/66B编码引入的3.125%编码开销，适用于OTN网络的大容量特点；FEC编解码的14.9ns和155.7ns的编码延迟和解码延迟，适用于OTN网络高速的特点；同时，FEC编码高达11bit的突发错纠正能力，保证了OTN网络中数据的长距离传输。