随着现代通信事业的发展,对数据传输速率和带宽的要求越来越高,因此经常依据时分复用的原理,通过数字复接与分接(简称数字复接技术)来实现不同速率等级数据码流的合并与分离,以充分合理地利用传输信道。数字复接技术应用的非常广泛,如在公共数据网形成了E1、T1等体系,但其设备大多采用大规模ASIC芯片实现,迄今为止较少用FPGA实现数字复接系统的专用芯片。在数字复接系统中,收端的分接器如何准确高效地接收、分离、转发复用信号是整个系统重要环节。本文在结合具体项目需求的基础上,研究一种针对异步串行数据的专用分接器及其在FPGA上的实现。由于需要进行传输数据的速度转换,因此实现分接器必将涉及数字系统的异步设计,这是用FPGA实现数字分接器的难点。本文首先深入分析了FPGA平台异步信号的行为,给出异步信号传输的解决方案及分接器整体的时序设计,其中本文提出的“结绳法”同步器可以较好地解决快时钟域信号向慢时钟域过渡的问题。在此基础上重点研究在跨时钟域环境下,分接器的位同步、帧同步、信令时隙处理、异步FIFO等关键技术和主要模块的实现,本文利用异步比较法来产生异步FIFO的空/满信号,可以一定程度上缓解异步FIFO空/满信号置位时的“保守”问题。本文讨论的分接器系统原理和主要模块具有代表性,所给出的实现方法紧贴FPGA实际资源,强调异步设计的系统稳定性,可以作为利用FPGA实现数字分接器或类似应用的借鉴和参考。