现今雷达系统对信号的实时性处理具有较高要求,而现有的信号处理器处理能力难以匹配雷达系统前端采样后的高信号数据率,雷达信号预处理技术由此产生。雷达中频信号预处理器对雷达系统前端经模数转换器（Analog to Digital Converter,ADC）采样后的高数据率信号做混频、降采样、滤除杂波与脉冲压缩处理。传统预处理器完成上述功能的同时未能兼顾资源的消耗与运算速度问题,导致预处理器性能低下。本文基于软件无线电（Softwarre Defined Radio,SDR）思想,采用现场可编程逻辑门阵列（Field-Programmable Gate Arry,FPGA）技术完成了雷达中频信号预处理器的设计,在实现信号的频谱搬移、数据率降低、数字滤波和脉冲压缩等功能之上对混频、滤波模块做了优化,以提升预处理器性能。本文首先对数字信号处理基础理论做了详细介绍,并对预处理器的NCO、CIC、FIR、脉冲压缩四个模块的实现算法与结构做了深入研究。其次利用Quartus II 13.0和MATLAB完成预处理器的模型设计,针对混频模块NCO和滤波模块FIR做了改进。其中,NCO采用16级CORDIC算法流水线结构,并将计算数据位扩展至16位,提高算法运算精度的同时减少资源占用率;FIR采用基于查找表结构的并行DA算法替代乘累加运算,对查找表进行4分割,保证FIR处理速度的同时减少ROM资源消耗。最后通过Modesim和MATLAB对本文设计的预处理器进行仿真验证,并下载到Altera的CycloneⅡEP2C35F672C6芯片上完成预处理器的性能分析。实验结果表明,本文设计的预处理器比同类设计硬件资源节省了25%,运算速度最高可达434.79MHz,整体性能提升了23%。本设计在实时处理信号的同时减少了硬件资源消耗,提高了运算速度,适用于雷达信号处理领域。