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电荷泵锁相环(Charge Pump Phase-Locked Loop,CPPLL)是一个可以实现高精度输出时钟的闭环反馈系统,其输出时钟具有高频率、高精度和低抖动等优点,成为现代通信系统不可或缺的一部分。随着集成电路(Integrated Circuit,IC)工艺技术和封装技术发展,芯片的规模越来越大,尺寸越来越小,对电荷泵锁相环的面积、功耗、抖动等提出了更高的要求。基于此,本文采用SMIC 0.18μm CMOS工艺设计一种应用于以太网通信芯片中的电荷泵锁相环电路。主要内容如下:首先,在分析电荷泵锁相环中关键子模块以及系统工作原理的基础上,根据设计指标规划各模块指标参数。采用Verilog-A代码构建数学模型,通过行为级仿真验证指标规划的合理性。仿真结果表明,电荷泵锁相环系统的相位裕度为69.8°,环路带宽为1.2MHz,锁定时间为12.8μs。其次,基于SMIC 0.18μm CMOS工艺,设计了一种为电荷泵锁相环系统提供偏置的带隙基准电路;仿真结果表明,在-40°C~125°C的温度范围内,带隙基准的输出电压为1.2V,温度系数为9.41ppm/°C。设计了一种为电荷泵锁相环系统提供电源电压的无片外电容线性稳压器电路;仿真结果表明,线性稳压器的输出电压为1.8V,负载调整率为0.12mV/mA,线性调整率为6.8mV/V。最后,采用改进型的差分输入结构设计了一种能消除“死区效应”的鉴频鉴相器;采用共源共栅电流源、传输门和运放设计了一种低失配电流电荷泵;采用Replica反馈偏置技术和对称负载差分延迟单元设计了一种低相位噪声的环形压控振荡器;采用D触发器和数字逻辑门设计了一种具备自启动能力的5分频电路。在此基础上,采用SMIC 0.18μm CMOS工艺设计了一种参考信号频率为25MHz,输出信号频率为125MHz的电荷泵锁相环。仿真结果表明,鉴频鉴相器的复位延时为313ps,电荷泵电流失配率为2%,压控振荡器的相位噪声为-108dBc/Hz@1MHz;系统锁定时间为13μs,锁定时的控制电压为0.871V,输出时钟抖动为251.4ps。