随着串并接口（Serializer/Deserializer,Ser Des）技术的快速发展,有线通信设备对于Ser Des传输数据的速率和质量要求越来越高,影响高速Ser Des传输数据质量的因素主要是信道和封装的非理想特性。Ser Des中的时钟数据恢复电路（Clock and Data Recovery,CDR）用于从包含抖动信息的输入数据中恢复出抖动较小的时钟和数据,是决定通信系统接收数据质量的关键模块。此外,5G、物联网、光通信等领域的兴起,使得CDR的速度、功耗和成本成为接口芯片产品竞争力的关键因素。因此,研究高速、低功耗、低抖动、无参考源的时钟数据恢复电路,具有重要的理论和工程应用价值。本文基于22 nm Global Foundries FDSOI（Fully Depleted Silicon-on-Insulator）工艺,设计了一款高速低抖动无参考源的基于PLL（Phase Lock Loop）结构的单环路时钟数据恢复电路,并完成了版图设计和后仿真工作。论文的主要内容如下:介绍verilog-A建立的CDR模型,并分析了CDR子电路的传输函数,仿真对比不同子电路参数对CDR性能的影响;介绍了本文所设计的CDR的具体电路结构和电路中器件参数选取的依据,给出了仿真结果和计算过程,并重点阐述了电荷泵和VCO（Voltage Control Oscillator）的非理想因素对CDR输出数据抖动性能的影响;列出了FDSOI 22 nm工艺器件相对于体硅CMOS工艺器件的优点,并说明了使用FDSOI工艺设计高速电路版图需要注意的事项。论文的创新点如下:提出了一种基于静态D锁存器的高速低功耗的二进制鉴相器（Bang-Bang Phase Detector,BBPD）,占用面积为0.03×0.04 mm~2,当电路锁定,输入数据速率为20 Gbps时,BBPD的功耗为3.35 m W;针对FDSOI工艺提出了一种衬底电压调节频率的宽带低功耗VCO,频率调节范围为18.6 GHz至21.8 GHz,当输出时钟频率为21.8 GHz时,VCO在1MHz处的相位噪声为-101.8d Bc/Hz,功耗为3.1 m W,对应的FOM（Figure of Merit）值为187.3 d Bc/Hz。该CDR整体电路的有效芯片面积为0.25×0.22 mm~2,功耗约为8.96 m W。仿真数据表明:0.8 V电源电压下,输入速率为18.3 Gbps的PRBS8（Pseudo-Random Binary Sequence）的NRZ（Non-Return to Zero）数据时,锁定时间为2μs,输出时钟抖动为1.26 ps,输出数据抖动为1.04 ps;输入速率为21 Gbps的PRBS8的NRZ数据时,锁定时间为0.6μs,输出时钟抖动为0.92 ps,输出数据抖动为0.7ps。综合不同工艺角下的仿真结果,CDR电路的性能指标达到了预设定的标准。