随着半导体工艺技术的不断进步,芯片的设计规模越来越大,特别是进入深亚微米以后,集成电路完全可以将一个完整的电子系统在单块芯片上实现,于是便出现了片上系统(System on Chip)。SoC技术已经成为当今超大规模集成电路的发展趋势,也是21世纪集成电路技术的主流。虽然将多个不同功能的IP核集成在同一块芯片中降低了芯片设计的成本,缩短了设计周期,但是同时也带来很多的挑战,其中之一就是访存性能。由于同一块芯片上需要访存的IP核增多,而出于成本的考虑只能共享主存,导致访存性能成为系统性能提高的主要瓶颈之一。本文就是以聚芯SoC为背景,结合MiBench中的几个与当前应用相关的测试程序的行为,提出了在聚芯SoC中优化访存性能的方法。 本文首先分析了聚芯SoC的高速总线的结构和该总线上各个主设备的访存行为;然后,结合现代DRAM存储设备的特点,提出了一种以DDR SDRAM为存储设备的新的内存控制器的结构。这种内存控制器结构将聚芯SoC的高速总线读/写接口分开以独立控制,使其支持总线的读/写并发操作,同时在控制器内增加操作队列来记录对存储设备的各个操作,以支持总线的地址流水。为了提高操作响应速度、提高数据带宽,在控制器中间设计了一个并行共享缓存区,同时根据操作队列的结构设计出一种调度算法。 本论文对该内存控制器进行了大量的实验和测试,对实验结果的分析和对比表明,该内存控制器较前一版本的聚芯SoC的内存控制器访存性能有较大幅度的提高。在只有龙芯1号处理器的测试环境中,平均访存延时下降了63.10%,为了发挥L~*Bus的性能在总线上又增添了3个虚拟设备,在新的测试环境中,平均访存延时下降了88.31%,平均带宽提高14.86%。此外还测试了该内存控制器在不同访存量、读/写阈值、缓存区容量以及写操作队列深度下的性能对比,为平衡平均读延时、带宽以及设计成本提供参考的依据。