目前广州地铁一号线仍采用全进口车辆,其车辆总线由西门子公司研制,已运行10年之久。为了解决一号线车辆总线设备老化、备件昂贵、采购周期长等问题,同时也希望通过国产化技术改造,对原车辆总线进行必要的优化升级,本文研究并优化了广州地铁一号线车辆总线控制器。针对广州地铁一号线车辆总线的协议规范,本文以现场可编程门阵列(FPGA)为平台设计了具有自主知识产权的数据链路层和物理层软核。数据链路层软核主要由先入先出(FIFO)模块,循环冗余码校验(CRC)模块,串并转换模块等组成。其中FIFO模块用于解决异步时钟读写缓存问题;CRC模块用于收发双方校验数据;串并转换模块用于实现8路并行数据和串行数据的转换。物理层软核主要用于完成不归零码(NRZ)与曼彻斯特码之间的转换,以及从输入的曼彻斯特码中提取位同步时钟。位同步时钟不但是编解码模块的基准时钟,其二分频后也是数据链路层模块的基准时钟。本文采用了构造FPGA片内全数字锁相环(DPLL)的方法来实现位同步时钟的提取,此方案具有抗干扰能力强,不易失锁的优点。针对这两层软核,本论文采用VerilogHDL描述,由QuartusⅡ8.0实现综合、编译以及布局布线,最后由Modelsim6.0完成功能仿真。接着,本文在仿真分析的基础上进行了实验研究。实验结果表明:优化后的车辆总线控制器能够很好地满足广州地铁一号线车辆总线的功能要求,并缩减了原车辆总线控制器中存在的冗余部分,从而使得电路更加简洁高效,并对车辆总线的国产化有着重要的意义。